Вторник, 12.12.2017
Мой сайт
Меню сайта
Категории раздела
Мои статьи [0]
Архитектура ПК [47]
Статистика

Онлайн всего: 1
Гостей: 1
Пользователей: 0
Форма входа
Главная » Статьи » Архитектура ПК

41. Дать понятие пропускной способности, времени доступа, длины пакетного цикла, CAS-латентности

Дать понятие пропускной способности, времени доступа, длины пакетного цикла, CAS-латентности.

Время доступа

Tras to Active Time – время, которое прошло с момента обращения к памяти до момента считывания данных.  Эта величина одинакова для всех типов памяти и примерно равна 50*(10^-9) сек. Время доступа актуально при случайном доступе к памяти, когда последовательные ячейки памяти принадлежат различным строкам. 

Блочная передача памяти – время цикла – время между думя последовательеыми обращениями к ячейкам памяти.  Первое обращение- время доступа, но при последующих обращениях время становится меньше: 10 нсек для PC-100, 7.5 нсек – РС-133.

Любая динамическая память характеризуется циклами доступа в виде цепочек: 5-1-1-1, 5-2-2-2. Такая цепочка определяет количество тактов необходимое для чтения первых четырёх элементов (байт,  слово, двойное слово). Первая цифра определяет время доступа, соответствующее при работе в страничном режиме, следующие данные появляются на шине уже через меньшее количество тактов.

После такта записи следует пустой такт. Сумма всех цифр в цепочке – количество тактов, необходимое для получения четырёх элементов.

Настройки: длина пакетного цикла, порядок счёта адресов внутри пакетного цикла, CAS латентность, тип операции с памятью. 

Латентность – временные задержки сигналов. Оно же – тайминги. А ещё есть такое определение: Латентность – время от момента подачи сигнала RAS (выбор строки) до момента, когда  на шине данных появится первое слово.

Длина пакетного цикла (Burst Length, BL) — это количество обращений к последовательным ячейкам памяти в пределах одной страницы, когда адресация колонок осуществляется за счет использования внутреннего счетчика адресов. В соответ¬ствии с параметром BL настраивается цикл работы счетчика адресов. Длина пакетного цикла может быть равна 1, 2, 4, 8 или Full Page (последнее значение определяется длиной строки и обычно равно 256).

Порядок счета адресов внутри пакетного цикла может быть либо последовательный, либо чередующийся (interleave).

CAS-латентность (CAS latency) определяет задержку по времени в тактах, которая происходит с момента подачи сигнала CAS (с момента получения адреса столбца) до выдачи первого слова данных на шину. Для SDRAM-памяти эта задержка может составлять два или три такта.

Тип операции с памятью (Operation Mode) может быть либо нормальным, когда используется пакетный режим для чтения и записи, либо специальным, когда применяется режим пакетного чтения и одиночных операций записи.

Порядок обращения к памяти начинается, как уже отмечалось, с установки регистров управления. На это уходит два такта, после чего начинается активизация нужного банка памяти, то есть ввод адреса строки и подача стробирующего сигнала RAS. С приходом положительного фронта тактового импульса открывается доступ к нужной строке, а адрес строки помещается в адресный буфер строки, где он может удерживаться столько времени, сколько нужно.

Через промежуток времени, называемый RAS to CAS delay (tRCD) — то есть за-держка в тактах подачи сигнала CAS относительно сигнала RAS, подается стробирующий импульс CAS. При установке CAS в низкий уровень после прихода положительного фронта тактирующего импульса происходит выборка адреса столбца, который присутствует в данный момент на шине адреса, и открывается доступ к нужному столбцу матрицы памяти.

Затем, через время CAS latency (tCL), на шине данных появляется первое слово, которое может быть считано процессором. Каждое последующее слово (их коли-чество определяется длиной пакетного цикла) появляется на шине данных в оче-редном такте.

Завершение цикла обращения к банку памяти осуществляется подачей команды деактивации RAS Pre charge (tRP). Эта команда подается за один (при CAS latency = 2) или за два (при CAS latency = 3) такта перед выдачей последнего слова данных. Время деактивации также измеряется в тактах и может быть равно двум или трем.

Описанные промежутки времени RAS to CAS delay (tRCD), CAS latency (tCL) и время деактивации RAS Pre charge (tRP) определяют тайминг памяти, записываемый в виде последовательности tCL —»tRCD -> tRP. Понятно, что чем меньше тайминг, тем более быстродействующей является память. Часто в характеристиках памяти указываются не все тайминги, а только показатель tCL (например, tCL7 или tCL8 для модулей памяти DDR3).


Категория: Архитектура ПК | Добавил: kat627 (17.12.2013)
Просмотров: 369 | Рейтинг: 0.0/0
Всего комментариев: 0
Имя *:
Email *:
Код *:
Поиск
Друзья сайта
  • Создать сайт
  • Официальный блог
  • Сообщество uCoz
  • FAQ по системе
  • Инструкции для uCoz
  • Все проекты компании
  • Copyright MyCorp © 2017
    Сделать бесплатный сайт с uCoz