Время доступа

Tras to Active Time – время, которое прошло с момента обращения к памяти до момента считывания данных.  Эта величина одинакова для всех типов памяти и примерно равна 50*(10^-9) сек.Время доступа актуально при случайном доступе к памяти, когда последовательные ячейки памяти принадлежат различным строкам.  Блочная передача памяти – время цикла – время между думя последовательеыми обращениями к ячейкам памяти.  Первое обращение- время доступа, но при последующих обращениях время становится меньше: 10 нсек для PC-100, 7.5 нсек – РС-133.

Любая динамическая память характеризуется циклами доступа в виде цепочек: 5-1-1-1, 5-2-2-2. Такая цепочка определяет количество тактов необходимое для чтения первых четырёх элементов (байт,  слово, двойное слово). Первая цифра определяет время доступа, соответствующее при работе в страничном режиме, следующие данные появляются на шине уже через меньшее количество тактов.

После такта записи следует пустой такт. Сумма всех цифр в цепочке – количество тактов, необходимое для получения четырёх элементов.

Настройки: длина пакетного цикла, порядок счёта адресов внутри пакетного цикла, CAS латентность, тип операции с памятью.

Латентность – временные задержки сигналов. Оно же – тайминги. А ещё есть такое определение: Латентность – время от момента подачи сигнала RAS (выбор строки) до момента, когда  на шине данных появится первое слово.

Длина пакетного цикла (Burst Length, BL) — это количество обращений к после­довательным ячейкам памяти в пределах одной страницы, когда адресация колонок осуществляется за счет использования внутреннего счетчика адресов. В соответ­ствии с параметром BL настраивается цикл работы счетчика адресов. Длина пакет­ного цикла может быть равна 1, 2, 4, 8 или Full Page (последнее значение опреде­ляется длиной строки и обычно равно 256).

Порядок счета адресов внутри пакетного цикла может быть либо последовательный, либо чередующийся (interleave).

CAS-латентность (CAS latency) определяет задержку по времени в тактах, которая происходит с момента подачи сигнала CAS (с момента получения адреса столбца) до выдачи первого слова данных на шину. Для SDRAM-памяти эта задержка может составлять два или три такта.

Тип операции с памятью (Operation Mode) может быть либо нормальным, когда используется пакетный режим для чтения и записи, либо специальным, когда применяется режим пакетного чтения и одиночных операций записи.

Порядок обращения к памяти начинается, как уже отмечалось, с установки реги­стров управления. На это уходит два такта, после чего начинается активизация нужного банка памяти, то есть ввод адреса строки и подача стробирующего сигна­ла RAS. С приходом положительного фронта тактового импульса открывается доступ к нужной строке, а адрес строки помещается в адресный буфер строки, где он может удерживаться столько времени, сколько нужно.

Через промежуток времени, называемый RAS to CAS delay (tRCD) — то есть за­держка в тактах подачи сигнала CAS относительно сигнала RAS, подается строби- рующий импульс CAS. При установке CAS в низкий уровень после прихода поло­жительного фронта тактирующего импульса происходит выборка адреса столбца, который присутствует в данный момент на шине адреса, и открывается доступ к нужному столбцу матрицы памяти.

Затем, через время CAS latency (tCL), на шине данных появляется первое слово, которое может быть считано процессором. Каждое последующее слово (их коли­чество определяется длиной пакетного цикла) появляется на шине данных в оче­редном такте.

Завершение цикла обращения к банку памяти осуществляется подачей команды деактивации RAS Pre charge (tRP). Эта команда подается за один (при CAS latency = 2) или за два (при CAS latency = 3) такта перед выдачей последнего слова данных. Время деактивации также измеряется в тактах и может быть равно двум или трем.

Описанные промежутки времени RAS to CAS delay (tRCD), CAS latency (tCL) и время деактивации RAS Pre charge (tRP) определяют тайминг памяти, записы­ваемый в виде последовательности tCL —»tRCD -> tRP. Понятно, что чем меньше тайминг, тем более быстродействующей является память. Часто в характеристиках памяти указываются не все тайминги, а только показатель tCL (например, tCL7 или tCL8 для модулей памяти DDR3).

DDR-SDRAM

Были до четвёртого пня. Потом пошла Direct Rambus Dram – асинхронная, более быстродействующая. Тактовая частота – 400 МГц. ОБраение к памяти по п положительному и отрицательному фронтах. Эффективная частота – 800 МГЦ.  Такая высокая величина достигается за счёт уменьшения шины для подавления помех. Ширина шины – 16 бит.. 1600 мб/сек – на канал.

DDR2-SDRAM (2003 год)

Удвоенная скорость передачи данных. Общее с DDR – передача данных по обоим срезам тактового сигнала. Различия – вдвое больше частота работы шины. 240 внешних контактов.  DDR: 2.6 В, 527 МВт (мощность), SSTL_2;  DDR2: 1.8 В, 247 МВт, SSTL_18. Не совместима с DDR, нужен переходник.

Тип чипа	Частота памяти	Частота шины	Эффективная частота
DDR2-400	100 МГц	200 МГц	400 МГц
DDR2-533	133 МГц	266 МГц	533 МГц
DDR2-667	166 МГц	333 МГц	667 МГц
DDR2-800	200 МГц	400 МГц	800 МГц
DDR2-1066	266 МГц	533 МГц	1066 МГц

Преимущества: меньше энергопотребление, лучше охлаждение.

DDR3 SDRAM

Используется для систем безопасности, контроля, управления транспортными потоками, т.е. там, где требуется обрабатывать большие массивы данных.Частота: 1,6 Гбит/сек. Напряжение – 1,5 В. Используется температурный сенсор. Можно разогнать до 1600 МГц/сек. Нельзя одновременно использовать DDR2 и  DDR3. DDR3 можно подключать на горячую. 8 банков.

DDR4 SDRAM

Основное отличие DDR4 заключается в удвоенном до 16 числе банков, что позволило вдвое увеличить скорость передачи — до 3,2 Гбит/с. Пропускная способность памяти DDR4 достигает 34,1 ГБ/c (в случае максимальной эффективной частоты 4266 МГц, определенной спецификациями). Кроме того, повышена надежность работы за счет введения механизма контроля чётности на шинах адреса и команд.

• Память с частотой 2133 МГц: 2133 * 8 = 17 064 Мб/c
• Память с частотой 4266 МГц: 4266 * 8 = 34 128 Мб/c

  А теперь  - Кэш.

Cash Memory – сверх-оперативная память. Является буфером между ОЗУ и его клиентами, т.е. процессором и шиной. Кэш не является самостоятельным хранилищем информации. Память  в нём  не адресуется клиентам. Хранит только блоки данных тех областей RAM (оперативка). К которым происходили последние обращения или весьма вероятны обращения к тем же данным. Работает существенно быстрее оперативки. В современных ПК строится на трёх уровнях:

• L1 – Первый Кэш, Кэш первого уровня. Находится на кристалле процессора;
• L2 – внешний кэш – находится на материнке. Однако сейчас тоже делают на кристалле.
• L3 – находится и на кристаллах, и на материнке.